- EDA中，信号是描述硬件系统的基本数据对象，它的性质类似于连接线。（ ）
- 进程必须位于_ 结构体_内部，变量必须定义于进程/包/子程序内部。（ ）
- VHDL语言和计算机语言完全相同。（ ）
- 进程中的变量赋值语句，其变量更新是在进程的最后完成。（ ）
- 复杂可编程逻辑器件（CPLD）都是由3部分组成的，即可编程逻辑块（构成CPLD的主体部分）、输入/输出（I/O）块和可编程互连资源（用于逻辑块之间以及逻辑块与输入/输出块之间的连接）。（ ）
- 只要在组合逻辑电路中引入能够记忆电路状态的存储单元或延迟单元，例如触发器、锁存器等，就可以构成时序逻辑电路。（ ）
- VHDL中FOR语句属于并行语句。（ ）
- 可编程逻辑阵列 (PLA)是“与”阵列可以编程、“或”阵列固定。（ ）
- 1_Digita1标识符合法。（ ）
- Moore 状态机输出只依赖于器件的当前状态,与输入信号无关。（ ）
- VHDL的实体由实体声明部分和结构体组成。（ ）
- 传统的系统硬件设计方法是采用自上而下 (top down) 的设计方法，利用硬件描述语言(HDL)的硬件电路设计方法采用自下而上(bottom up)的设计方法。（ ）
- 8digita1 标识符合法吗。（ ）
- 嵌套使用IF语句，其综合结果可实现双向控制电路。（ ）
- 任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来其状态才发生改变。（ ）
- 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的。（ ）
- 在VHDL的端口声明语句中，用BUFFER声明端口为具有读功能的输出方向。（ ）
- VHDL中进程中的信号赋值语句，其信号更新是在进程的最后完成；。（ ）
- VHDL的客体，或称数据对象包括了常数、常量和信号。（ ）
- PAL器件的核心部分是由可编程的“与”逻辑阵列和固定的“或”逻辑阵列组成的。（ ）
- CLB是FPGA实现各种逻辑功能的基本单元。（ ）
- 设D0为1，D1为1’，D2为’1，D3为0，“1111”是 D3 & 2 & DL&DO的运算结果。（ ）
- 任何组合逻辑电路都可以由与门-或门两级电路构成。（ ）
- VHDL可以采用层次化的设计,一个高层的结构体中可以调用低层的实体。（ ）
- 定义一个变量 a,数据类型为 4 位位向量 variable a; bit yector(3 downto 0）。（ ）
- 一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。VHDL 语言可以有以下3种形式的子结构描述语句: （ ）语句结构。
- moore 状态机与 mealy 状态机的异同有（ ）。
- VHDL 程序的基本结构（ ）。
- 实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有（ ）。
- IF 语句根据指定的条件来确定语句执行顺序，共有 3 种类型（ ）。
- 在VHDL中，可以用（ ）表示数据或地址总线的名称。
- 门阵列的每个交叉点称为“单元”，单元的连接方式错误的是（ ）。
- VHDL的实体声明部分用来指定设计单元的（ ）
- 以下关于状态机的描述中正确的是（ ）
- 在EDA工具中，能完成在目标系统器件上布局布线软件称为（ ）
- 在VHDL中用（ ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。
- 下列语句中，属于并行语句的是（ ）。
- 下面不属于顺序语句的是（ ）
- 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（ ）是错误的。
- VHDL的设计实体可以被高层次的系统（ ），成为系统的一部分。
- 在VHDL中，（ ）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。
- 进程中的变量赋值语句，其变量更新是（ ） 。
- 一个设计实体可以拥有一个或多个（ ）
- 下列语句中，不属于并行语句的是（ ）
- 在VHDL的端口声明语句中，用（ ）声明端口为双向方向。
- 下列标识符中，（ ）是不合法的标识符。
- 下面关于CPLD和FPCA的特点，哪一项是错误的（ ）。
- 在VHDL中，（ ）不能将信息带出对它定义的当前设计单元。
- VHDL 文本编辑中编译时出现如下的报错信息Error: Can't open VHDL "WORK" 其错误原因是（ ）
- 数据类型类属性描述语句只有一个属性’BASE，利用该属性可以返回原数据的（ ）。
- 在VHDL中，定义信号名时，可以用（ ）符号为信号赋初值。
- 在VHDL的端口声明语句中，用（ ）声明端口为具有读功能的输出方向。
- 在VHDL中，16#FE# 属于（ ）文字。
- 传统的系统硬件设计方法是采用（ ）的设计方法。利用硬件描述语言的硬件电路设计方法采用自上而下的设计方法.。
- 下列EDA软件中，哪一个不具有逻辑综合功能：（ ）。
- 在VHDL中，用语句（ ）表示clock的下降沿。
- 在 VHDL 中，语句"FOR I IN 0 TO 7 LOOP "定义循环次数为（ ） 次。
- 关键字 ARCHITECTURE 定义的是（ ）
- 一个项目的输入输出端口是定义在（ ）
- EDA中，ELSIF和ELSE IF没有区别。（ ）
- IF语句中的条件语句可以是任意表达式。（ ）
- EXIT语句用于结束LOOP语句。（ ）
- CASE语句的条件相互独立，不具有向上相“与“的功能。（ ）
- 以下关于信号和变量的描述中正确的是（ ）
- 进程语句遇到END PROCESS立即结束运行。（ ）
- 进程语句是一个无限循环的语句，有运行和挂起两种状态。（ ）
- 进程语句属于并行语句。（ ）
- 设计实体内部的数据传递需要通过赋值语句来完成。（ ）
- 类属中的常量名由设计者确定，数据类型通常取INTEGER或TIME等类型，设定值即为常数名所代表的数值。（ ）
- 端口模式IN表示为只读模式（ ）
- VHDL语句结构描述中方括号“[ ]”内的内容为可选内容。（ ）
- PORT语句称为端口说明，用于描述设计实体对外通信的输入/输出端口的数量、数据类型、端口模式等动态特性，一般是可以省略。（ ）
- 下面哪种端口说明既可以做输入又可以做输出（ ）。
- 下面哪些属于实体的端口模式（ ）。
- 构造体包括构造体说明和构造体功能描述两部分（ ）
- VHDL程序的基本结构仅包括实体和结构体（ ）
- 一个设计实体只能对应一个构造体（ ）
- 构造体功能描述是完成设计实体逻辑功能描述的语句（ ）
- 设D0为‘0’，D1为‘0’，D2为‘1’，D3为‘0’，D0&D1&D2&D3的运算结果为（ ）。
- VHDL语言中的IF语句是判断分支语句。（ ）
- VHDL语言中结构体的子结构之间是互相并行的。（ ）
- 信号的属性函数也是函数类属性描述语句的一种。其可以得到信号的（ ）。
- VHDL顺序描述语句分为（ ）.
- VHDL语言中流程控制语句包含（ ）。
- 实体相当于电路图中的一个器件符号。（ ）
- VHDL语言的运算符优先级相同。（ ）
- VHDL语言的数据类型包含（ ）。
- VHDL描述语句分为顺序语句和（ ）两大类.
- 波形仿真需要把所有的输入输出端口都进行设置（ ）
- 编译出现错误，需要将所有错误修改后再次进行编译，直至排除所有错误。（ ）
- 工程名字最好和顶层实体名字一致。（ ）
- VHDL支持原理图输入（ ）
- 本课程使用的是哪种软件（ ）。
- 波形文件命名应该和实体名字保持一致（ ）
- VHDL File编译出现警告，必须把所有警告改正才能继续执行。（ ）
- VHDL设计必须先建工程后建立VHDL File（ ）
- 不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。（ ）
- 波形仿真需要设置合适的仿真时间（ ）
- FPGA实现组合逻辑的基本结构像ASIC那样通过固定的“与非”门来完成。（ ）
- EPROM，紫外线擦除电可编程逻辑器件，其工作时用较高电压编程，用紫外线擦除，可编程几十次。（ ）
- 下面哪个不属于简单PLD（ ）。
- SRAM工艺的FPGA芯片断电后不会丢失内部逻辑配置。（ ）
- 低密度PLD不包括（ ）。
- GAL采用了电擦除、电可编程的E²CMOS工艺制作，可以用电信号擦除并反复编程上百次。（ ）
- PAL 和SSI(Small- Scale Integration) 、MSI ( Middle-Scale Integration) 通用标准器件相比没有哪个优点（ ）。
- 高密度的可编程逻辑器件主要包括CPLD和PLA。（ ）
- 数字电路根据逻辑功能的不同特点，可以分成两大类：一类是组合逻辑电路(简称组合电路),另一类是时序逻辑电路(简称时序电路)。（ ）
- PAL采用双极型TTL。（ ）
- EDA技术方法以硬件描述语言（HDL）为主（ ）
- 传统设计方法采用电路图为主（ ）
- 传统设计方法自下而上，EDA设计方法为自上而下（ ）
- EDA技术方法是手工实现（ ）
答案:对
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答案:错
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