山东科技大学
- 完整的条件赋值语句将产生组合电路。（ ）
- Verilog语言规定的两种主要的数据类型分别是wire（或net）和reg。（ ）
- 独热码状态编码方式消耗更多位的寄存器资源，更易产生电路毛刺，使应尽量避免使用。（ ）
- CPLD的基本结构是乘积项选择矩阵。（ ）
- verilog中，相对独立的语句块任意调换顺序，不影响对应的最终电路。 （ ）
- 寄存器是数据存储单元的抽象，该类型数据默认的初始值为z。（ ）
- Verilog HDL语言进行电路设计的方法有自上而下、自下而上和综合设计。（ ）
- 可以使用defpara或者parameter语句将某一变量定义为参数。（ ）
- 阻塞赋值的符号是 ＜= ，非阻塞赋值的符号是 = 。（ ）
- 大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。（ ）
- 有如以下模块： module test; reg [3:0] start,result; initial begin start = 1; result = (start ＜＜ 2); end endmodule程序运行完毕，result的值是（ ）
- 在Verilog中always块语句中的语句是（ ）语句。
- 下列选项说法错误的是( )。
- 下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（ ）。
- Reg类型的数组通常用于描述存储器，reg [15:0] mem [1023:0];定义存储器中每一个存储单元的位数是（ ）。
- always begin #10 clock=0; #20 clock=~clock; end 产生的波形（ ）。
- 以下运算符中哪个可以进行按位与运算（ ）
- 在Verilog中宏定义‘define sum a+b+c，下列宏定义使用正确的是（ ）。
- 以下不属于FPGA结构组成部分的是？
- 下面不属于TestBench功能的是（ ）。
- 在Verilog中，下列语句哪个不是分支语句（ ）。
- 下列Verilog HDL程序块中， begin reg[7:0] tem; //count = 0; tem = rega;//while(tem)beginif(tem[0]) count = count + 1;tem = tem ＞＞ 1;endend对功能实现不起作用的语句是（ ）
- 下列语句中不属于并行语句的是（ ）。
- Verilog的端口类型不包括（ ）
- 在下列Verilog HDL运算符中，属于三目运算符的是（ ）
- 下列关于非阻塞赋值运算方法（如b＜=a;）说法错误的是（ ）。
- 下列Verilog HDL语言中关系运算符说法错误的是（ ）
- 下列关于Verilog HDL语言逻辑运算符说法错误的是（ ）
- 下列关于循环语句说法正确的是（ ）
- 如设置时间尺度为`timescale 1ns/100ps，则TestBench中 #1.2 表示延时（ ）
- 下列表示左移两位的正确的是（ ）
- 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：（ ）。
- 下面关于综合的说法，错误的是（ ）
- 执行语句“rega = ‘b1010;rega = ~rega;”后，rega的值是（ ）
- 下列标示符中，不合法的标示符是（ ）。
- 已知“a = 1’b1 , b = 4’b0011”,c = {a，b}，那么c = （ ）。
- 逻辑操作符&&的功能是（ ）
- 在Verilog语言中整型数据与（ ）位寄存器数据在实际意义上是相同的。
- 下面的代码综合后，存在几个触发器？（D）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(posedge clk)beginreg3 <= reg2;out1 <= reg3;reg1 <= in1;reg2 <= reg1;endendmodule
- 关于reg [7:0] mem [15:0] 说法正确的是（ ）
A:对 B:错
答案:对
A:对 B:错
答案:对
A:对 B:错
答案:错
A:对 B:错
答案:对
A:错 B:对
答案:对
A:错 B:对
答案:A:错
A:对 B:错
答案:A:对
A:对 B:错
答案:错
A:对 B:错
答案:错
A:错 B:对
A:6’b000100
B:4’b0000
C:4’b0010
D:4’b0100
A:顺序或并行
B:并行
C:不一定
D:顺序
A:几个无优先级的if语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样
B:if-else语句中是有优先级的。
C:过程块中的语句一定是可综合的
D:在过程赋值语句中表达式左边的信号一定是寄存器类型的
A:always @(posedge clk , reset)
if(!reset)
B:always @(posedge clk , negedge reset)
if(!reset)
C:always @(posedge clk or negedge reset)
if(reset)
D:always @( negedge clk,posedge reset)
if(reset)
A:1024
B:1023
C:16
D:15
A:占空比为2/3
B:clock=1
C:clock=0
D:周期为20
A:||
B:&
C:&&
D:|
A:Out = ‘sum + d;
B:Out = sum + d;
C:Out = `sum + d;
D:Out = .sum + d;
A:可编程逻辑宏单元（LAB） B:可编程I/O单元（IOB） C:可编程内部连线（PIA） D:可编程逻辑模块（CLB）
A:为待测电路设置传输延时
B:为待测电路产生输入激励
C:获取待测电路输出
D:判断待测电路输出正确性
A:casez
B:case
C:if-else
D:repeat
A:tem = rega;
B:reg[7:0] tem;
C:count = 0;tem = rega;
D:count = 0;
A:case语句
B:assign语句
C:过程语句
D:元件例化语句
A:output
B:inout
C:float
D:input
A:? :
B:===
C:&&
D:!=
A:块结束后才完成赋值操作
B:在编写可综合模块时是一种比较常用的赋值方式
C:b的值立刻改变
D:非阻塞赋值符“＜=”与小于等于符“＜=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小
A:语句“a＜size-1”等同于语句“a＜(size-1)”
B:所有关系运算符优先级相同，均低于算术运算符的优先级
C:Verilog HDL语言中关系运算符共有4种，即“＜”,“＞”,“＜=”和“＞=”
D:进行关系运算时，返回值只能是1或0
A:逻辑运算符中“&&”和“||”的优先级低于关系运算符，“|”高于算术运算符
B:Verilog HDL语言中逻辑运算符包括“&&”，“||”和“！”
C:Verilog HDL语言中逻辑运算符全为二目运算符
D:为提高程序的可读性，明确表达各运算符间的运算关系，可使用括号
A:while循环语句实现的是一种“条件循环”，如果表达式在开始时不为真时，过程语句将被执行。
B:for循环不是一种“条件循环”
C:for循环语句可以被这样理解：for(循环变量赋初值;循环执行条件;循环变量增值)循环体语句的语句块;
D:动态改变循环次数的语句是可以被综合的
A:120 ps
B:1200 ps
C:12 ps
D:1.2 ps
A:A ＜＜2
B:A ＞＞ 2’b00
C:A＜2
D:A ＜＜2’b00
A:CPLD即是现场可编程逻辑器件的英文简称
B:CPLD是基于查找表结构的可编程逻辑器件
C:在Xilinx公司生产的器件中，XC9500系列属CPLD结构
D:早期的CPLD是从FPGA的结构扩展而来
A:综合就是把电路的高级语言描述转化成低级的，可以FPGA基本结构映射的网表文件
B:综合是吧抽象层次中的一种表示转化成另一种表示的过程
C:综合可以理解为一种映射过程，并且这种映射关系是唯一的
D:为实现系统面积、性能等要求，需要对综合加以约束，称为总合约书
A:’b0001
B:’b0101
C:’b1010
D:’b0000
A:Signal_1
B:Not_ack_0
C:State0
D:6_moon
A:4’b1011
B:4’b0011
C:5’b00111
D:5’b10011
A:或
B:异或
C:与
D:非
A:8
B:64
C:16
D:32
A:1 B:0 C:4 D:3
A:mem[6]表示第6位
B:mem有8个存储器
C:mem是位宽为8的存储器
D:mem是位宽为16位存储器
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