- FPGA集成度和复杂度高于CPLD，所以FPGA可实现简单和低成本的逻辑电路设计，而CPLD适合复杂逻辑电路设计。 （ ）
- 同一个verilog文件中，多次使用$monitor系统任务，只最后一个效。 （ ）
- FPGA的基本结构是乘积项选择矩阵。（ ）
- 时序逻辑的输出不但取决于状态还取决于输入的状态机称之为Mealy状态机。（ ）
- 阻塞赋值的符号是 ＜= ，非阻塞赋值的符号是 = 。（ ）
- 独热码状态编码方式消耗更多位的寄存器资源，更易产生电路毛刺，使应尽量避免使用。（ ）
- 假设a=4’b1001，则{3{a}}=12’b100110_011001。（ ）
- 常用的PLD都是从与或阵列和门阵列两类基本结构发展而来的。（ ）
- 完整的条件赋值语句将产生组合电路。（ ）
- 在case语句中至少要有一条default语句。（ ）
- 关于always语句，说法正确的是（ ）
- 程序段如下：wire[3:0] B;reg C;assign B = 4’b1010;C = &B;则C的值是（ ）
- 下列表示左移两位的正确的是（ ）
- 以下运算符中哪个可以进行按位与运算（ ）
- 下列标示符中，不合法的标示符是（ ）。
- always #5 pll_ref_clk = ~pll_ref_clk;该句中的时钟周期为（ ）。
- 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：（ ）。
- 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程（ ）：
- 下列数字表示正确的是（ ）
- 下面关于综合的说法，错误的是（ ）
- 下列关于循环语句说法正确的是（ ）
- 仿真时 $displayb ( 4'b1010 ＞= 4'b1x10 ) 的输出结果为 （ ）
- always begin #10 clock=0; #20 clock=~clock; end 产生的波形（ ）。
- 在Verilog中always块语句中的语句是（ ）语句。
- 关于reg [7:0] mem [15:0] 说法正确的是（ ）
- IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（ ）。
- 在Verilog HDL语言中的位拼接运算符是（ ）
- 下面关于函数与任务的描述，错误的是（ ）
- inout端口可以定义成下列哪种数据类型（ ）。
- 对语句“assign out = #5 in;”仿真时，若t时刻，in=1, out=0; t+2时刻时，in=0; 则t+6时刻时，out值为 （ ）
- 关于端口说法正确的是（ ）
- 下列选项说法错误的是( )。
- 下面不属于TestBench功能的是（ ）。
- 下列程序段无语法错误的是( )
- 在Verilog中宏定义‘define sum a+b+c，下列宏定义使用正确的是（ ）。
- Reg类型的数组通常用于描述存储器，reg [15:0] mem [1023:0];定义存储器中每一个存储单元的位数是（ ）。
- 1、关于系统任务的说法，错误的是
- 关于过程块以及过程赋值描述中，下列正确的是（ ）。
- 3、下面的代码综合后，存在几个触发器？（A）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(in1)beginreg1 = in1;reg2 = reg1;reg3 = reg2;out1 = reg3;endendmodule
- 下列case语句正确的是（ ）
- 下面的代码，会生成级联电路。module test(SEL,A,B,C,D,Y);input [1:0] SEL;input A,B,C,D;output Y;reg Y;always@(SEL,A,B,C,D) beginif(SEL==2'b00) Y=A;else if(SEL==2'b01) Y=B;else if(SEL==2'b10) Y=C;else Y=D;endendmodule（ ）
- 下面的代码不会生成多余的锁存器。module test (out1, a, b, c, sel);input a, b, c;output out1;input[1:0] sel;reg out1; always@(a or b or c or sel) begin if (sel ==2'b10) out1 = a; else if (sel == 2'b01) out1 = b; else if (sel == 2'b11) out1 = c;endendmodule （ ）
- 下面的代码不存在RTL与综合后门级网表仿真不一致问题。module compare(equal, a, b);parameter size = 1;output equal;input [size-1:0] a, b; reg equal;always @(*) begin equal = (a == b);end endmodule（ ）
- 下面哪一项不是状态转移图的组成元素（ ）
- 对于状态较多的有限状态机，使用格雷码编码方式相对二进制编码方式可能会消耗更少的寄存器资源。（ ）
- 下面关于有限状态机的说法，错误的是（ ）
- 关于有限状态机三段式描述方法与二段式描述方法的区别，错误的（ ）
- 关于函数与任务，描述错误的是（ ）
- 关于系统任务的说法，错误的是（ ）
- 关于TestBench的描述，错误的是（ ）
- 可以使用defpara或者parameter语句将某一变量定义为参数。（ ）
- vcd、fsdb、wlf等格式的文件都是波形文件。（ ）
- 由nand门可构建出所有数字逻辑。（ ）
- 仿真中，下述clk信号值变化，将触发上升沿事件的有：（ ）。
- Latch是边沿敏感，DFF是电平敏感。（ ）
- DFF是Verilog语言的内建原语，可以直接例化使用。 （ ）
- always@()语法中，敏感列表不完整，可能导致仿真与综合结果不一致。 （ ）
- 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（ ）→综合→适配→时序仿真→编程下载→硬件测试。
- （）是EDA设计流程的关键步骤。
- 在EDA中，IP的中文含义是（ ）
- IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ ）
- EPF10K20TC144-4具有（ ）个管脚
- CPLD的可编程是主要基于什么结构（ ）。
- FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。（ ）
- 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（ ）实现其逻辑功能。
- FPGA基于SRAM结构，每次上电后需要一次配置。（ ）
- Modelsim中，为禁用其优化，可以在命令行上添加-novopt选项。（ ）
- vsim仿真时，是从物理库开始查找模块。（ ）
- 常见的数字仿真器有（ ）
- 目前modelsim可以在包含中文的路径中正常执行。（ ）
- 假设design为TOP.v，顶层模块名为TOP；TestBench为TOP_TB.v，顶层模块名为TOP_TB，则完整写出Modelsim仿真该设计所用命令为vlib mywork（ ）
- {4{a}}等于（ ）
- 下列关于阻塞赋值运算（如b=a;）说法错误的是（ ）
- 5’b10011＞＞2等于（ ）
- 在verilog语言中，a=4b'1011，那么&a=（ ）
- 下列不属于Verilog HDL算数运算符的是（ ）
- 硬件描述语言主要有哪些？（ ）
答案:错
答案:对
答案:错
答案:对
答案:错
答案:错
答案:对
答案:对
答案:对
答案:对
答案:任何在always块中被赋值的变量都必须是reg型
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