1.下面关于函数与任务的描述，错误的是（ ）
A:任务定义中input、output和inout都可以作为参数类型
B:函数定义中可以没有输入参数，只有输出
C:在任务中可以调用函数
D:函数定义中不能包含任何的时间控制语句
答案:函数定义中可以没有输入参数，只有输出
2.3、下面的代码综合后，存在几个触发器？（A）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(in1)beginreg1 = in1;reg2 = reg1;reg3 = reg2;out1 = reg3;endendmodule
A:0
B:3
C:4
D:1
答案:0
3.关于端口说法正确的是（ ）
A:输出端口只能是register型
B:输入端口只能是net型
C:输出端口能驱动register和net
D:输入端口驱动只能由register驱动
答案:输入端口只能是net型
4.verilog中四值不包括（ ）
A:Z
B:X
C:Y
D:0
答案:Y
5.以下always语句中会发生死锁的语句是（ ）。
A:always #30 areg = ~areg;
B:always areg = ~areg;
C:always #10 areg = ~areg;
D:always @(posedge areg) begin tick = ~tick; counter = counter + 1; end
答案:always areg = ~areg;
6.关于过程块以及过程赋值描述中，下列正确的是（ ）。
A:在过程赋值语句中表达式左边的信号一定是寄存器类型；
B:过程块中的语句一定是可综合的；
C:在过程块中，使用过程赋值语句给wire赋值不会产生错误；
D:过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。
答案:在过程赋值语句中表达式左边的信号一定是寄存器类型；
7.关于模块实例化组成不包括（ ）
A:实例名
B:端口数量
C:模块名
D:端口列表
答案:端口数量
8. 下列表示左移两位的正确的是（ ）
A:A ＜＜2
B:A ＞＞ 2’b00
C:A＜2
D:A ＜＜2’b00
答案:A ＜＜2
9.在Verilog HDL语言中的位拼接运算符是（ ）
A:{ }
B:( )
C:＜ ＞
D:’ ‘
答案:{ }
10.下列符号中属于Verilog HDL 语言中可以扩展至多行的注释符是（ ）
A://…//
B:/…/
C:/*…*/
D:#...#
答案:/*…*/
11.在进行关系运算时，如果声明的关系是假，则返回值是（ ）
A:1
B:不返回
C:不定值
D:0
A:占空比为2/3 B:clock=1 C:周期为20 D:clock=0 13.在下列Verilog HDL运算符中，属于三目运算符的是（ ）
A:&& B:=== C:!= D:? : 14.下列选项说法错误的是( )。
A:在过程赋值语句中表达式左边的信号一定是寄存器类型的 B:if-else语句中是有优先级的。 C:几个无优先级的if语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样 D:过程块中的语句一定是可综合的 15.下列语句正确的是（ ）
A:wire [7:0] a; wire [7:0] b; a ＜= b; B:reg [7:0] a, reg [7:0] b; a = b; C:wire [7:0] a; reg [7:0] b; a ＜= b; D:reg [7:0] a;reg [7:0] b;a ＜= b; 16.Verilog中的长注释符是（ ）
A://… // B:/* … */ C:\...\ D:/…/ 17.以下运算符中哪个可以进行按位与运算（ ）
A:|| B:& C:| D:&& 18.有关参数型表示语句正确的是（ ）
A:parameter r ＜ 8; B:parameter r == 8; C:parameter r ＜= 8; D:parameter r = 8; 19.下列说法错误的是（ ）
A:模块是分层的，高层模块通过调用、连接低层模块的实例来实现复杂的功能 B:模块之间是串行运行的。 C:模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。 D:每个模块都实现特定的功能。 20.对语句“assign out = #5 in;”仿真时，若t时刻，in=1, out=0; t+2时刻时，in=0; 则t+6时刻时，out值为 （ ）
A:1 B:z C:0 D:x 21.FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。（ ）
A:对 B:错 22.可以使用defpara或者parameter语句将某一变量定义为参数。（ ）
A:对 B:错 23.为避免TestBench不可综合，应尽量使用可综合语句描述TestBench。（ ）
A:错 B:对 24.同一个verilog文件中，多次使用$monitor系统任务，只最后一个效。 （ ）
A:错 B:对 25.完整的条件赋值语句将产生组合电路。（ ）
A:对 B:错 26.阻塞赋值的符号是 ＜= ，非阻塞赋值的符号是 = 。（ ）
A:错 B:对 27.假设a=4’b1001，则{3{a}}=12’b100110_011001。（ ）
A:错误 B:正确 28.常用的PLD都是从与或阵列和门阵列两类基本结构发展而来的。（ ）
A:正确 B:错误 29.verilog中，always过程块采用begin end串行语义描述，无法表达并行逻辑。 （ ）
A:对 B:错 30.在Testbench中对时间尺度做了如下定义`timescale 1ns / 1ps，则#1表示将当前仿真时刻向前推进1ps。（ ）
A:对 B:错
