第三章单元测试
- bufif0是Verilog HDL中内置的基本门级元件：控制信号高电平有效的三态缓冲器。（ ）
- Verilog HDL中内置了12种类型的基本门级元件模型。（ ）
- 若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always@( posedge clk or rst)。 ( )
- 某一纯组合电路输入为in1,in2和in3,输出为out,则该电路描述中always的事件表达式应写为always@( in1,in2,in3 ); （ ）
- 阻塞性赋值符号为＜=，非阻塞性赋值符号为=。( )
A:对 B:错
答案:错
A:错 B:对
A:错 B:对
A:对 B:错
A:对 B:错
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