第六章测试
1.仿真中,下述clk信号值变化,将触发上升沿事件的有:( )。
A:Z1
B:0Z
C:01
D:XZ

答案:ABC
2.由nand门可构建出所有数字逻辑。( )
A:错 B:对 3.Latch是边沿敏感,DFF是电平敏感。( )
A:对 B:错 4.always@()语法中,敏感列表不完整,可能导致仿真与综合结果不一致。 ( )
A:对 B:错 5.DFF是Verilog语言的内建原语,可以直接例化使用。 ( )
A:错 B:对

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