第六章 结构语句和系统任务：⑴了解initial语句和always语句的区别； ⑵掌握initial语句和always语句的使用； ⑶了解任务task和函数function结构的格式和使用； ⑷了解常用的系统任务和系统函数的功能。6.1结构说明语句:本节主要介绍initial和always结构语句的格式和功能，理解两类结构语句的执行机制；进而学习initial语句在测试平台中的使用以及always语句描述组合逻辑电路和时序逻辑电路的方法。[单选题]若a=9，执行下面语句；
$display(“Current value = %0b, a=%0d”, a,a);
显示的结果为（ ） 选项:[1001,9
, Current value = 1001, a=9
, Current value = 0b1001, a=0d9
, Current value = 1001, a=09
]
[单选题]若时间尺度定义为：`timescale 10ns/100ps，则下列说法正确的是（ ）选项:[时间精度为10ns
, 时间单位为100ps
, 时间精度为100ps
, 时间单位为1ns
]
[单选题]某Verilog HDL的程序部分如下：
always @(a or b)
out=a&b;
always @(b or c)
out=b^c;
已知a、b、c和out的位宽均为1，且a=c=1’b0，b=1’b1，则（ ）选项:[语法有误
, out=1’b0
, out=1’b1
, 1’bx
]
[单选题]在Verilog HDL中，关于任务和函数，下列说法错误的是（ ）选项:[任务和函数内部可以包含定时控制描述
, 任务和函数的定义和调用都在一个模块内部
, 一个函数至少需要一个输入，产生一个返回值
, 一个任务可以调用别的任务和函数
]
[单选题]某Verilog HDL的程序部分如下：
module example(a,b,c,d,e);
input a,b,c,d;
output reg e;
always @(*)
e=(a&b) ^c;
endmodule
在该程序中，“*”号表示的敏感变量列表中的敏感变量包括（ ）选项:[a
, a,b,c,d
, a,b,c
, a,b
]
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