可编程逻辑器件及应用_智慧树知到答案2021年

第九章 常见时序逻辑电路的描述和验证：⑴掌握时序逻辑电路描述的要点； ⑵掌握常见时序逻辑电路的描述和验证； ⑶掌握计数器的技术、分频和定时功能的描述； ⑷了解查找表的原理和使用； ⑸了解利用流水线提高电路速度的设计方法。9.1时序逻辑电路的描述要点:本节在对比组合逻辑电路设计的基础上，介绍时序逻辑电路的描述要点，学会同步复位和异步复位的使用。
9.2常见的触发器:本节主要介绍常见触发器的描述和验证，包括电平触发和边沿触发的D触发器、JK触发器。
9.3计数器:本节主要介绍计数器的描述和验证，包括二进制计数器和多位十进制计数器的描述。
9.4分频器:本节主要介绍利用计数器进行分频，包括2n分频和任意模分频，进一步学习不同占空比的分频方式。

[单选题]关于时序逻辑电路的描述，下列说法正确的是（ ）

选项:[时序逻辑电路的描述中，赋值语句一定要采用非阻塞性过程赋值
, 对于时序逻辑电路的描述，电平触发和边沿触发的效果一样
, 描述时序逻辑电路的功能时，既可以采用initial语句，也可以采用always语句
, 时序逻辑电路中的触发器若没有初始化，则其值为不定值
]
[单选题]下列表示采用时钟上升沿触发且低电平异步复位的代码描述是（ ）

选项:[always @(posedge clk or negedge rst)
if(rst) out＜=0;
, always @(posedge clk or posedge rst)
if(rst) out＜=0;
, always @(posedge clk or negedge rst)
if(!rst) out＜=0;
, always @(posedge clk or rst)
if(!rst) out＜=0;
]
[单选题]某Verilog HDL的分频器程序部分如下：
reg [3:0] count;
always @(posedge clk or negedge rst)
if(!rst) count＜=0;
else if(count==9) count＜=0;
else count＜=count+1;
assign newclk=count[3];
若系统时钟clk的频率为50MHz，则分频后的时钟newclk的频率为（ ）

选项:[3.125MHz
, 6.25MHz
, 12.5MHz
, 25MHz
]
[单选题]某Verilog HDL的计数器程序部分如下：
reg ____ count;
always @(posedge clk or negedge rst)
if(!rst) count＜=0;
else if(count==_____) count＜=0;
else count＜=count+1;
为了完成模24（从0数到23）的计数，上面程序的空格处应该填（ ）

选项:[[5:0]和6’b24
, [4:0]和5’b23
, [4:0]和5’b11000
, [4:0]和5’b10111
]
[单选题]某Verilog HDL的程序部分如下：
reg [3:0] shift;
always @(posedge clk or negedge rst)
if(!rst) shift＜=4’d8;
else shift＜={shift[2:0],shift[3]};
复位之后，shift的初始值为4’d8，然后经过三次移位操作，shift的值为（ ）

选项:[4’d8
, 4’d1
, 4’d4
, 4’d2
]