第三章单元测试
- 假设a=3'b001，则表达式{2{a}}的值是（）。
- 假设m = 4'b0101，下列运算结果正确的是（）。
- 如下程序中第三条阻塞赋值语句完成赋值的时刻是（）。 always_comb begin
#5 a = 16’b0;
#10 b = {x, y, z};
#5 c = 1’b1;
end - 64位行波进位加法器的延迟为（）。假设全加器的延迟是450ps。
- 在SystemVerilog模块中定义一个端口必须指明哪些要素（）。
- logic类型的变量会被综合为（）电路。
- 一个SystemVerilog测试程序需要包含几个要素（）。
- 阻塞赋值主要用于实现组合逻辑电路，非阻塞赋值主要用于实现时序逻辑电路。
- 在SystemVerilog过程块中可以对模块进行实例化声明。
- 系统任务$monitor在每次执行的时刻打印相应信息。
A:2'b01 B:6'b001001 C:6'b000001 D:3'b001
答案:6'b001001
A:&m=1 B:|m=0 C:~^m=1 D:^m=1
A:10 B:20 C:5 D:15
A:38.8ns B:28.8ns C:28ns D:18ns
A:类型 B:名字 C:位宽 D:方向
A:连线 B:复用器 C:寄存器传输级 D:三态门
A:时钟信号 B:激励信号 C:输出响应 D:待测模块
A:错 B:对
A:错 B:对
A:对 B:错
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