第二章 Verilog语法的基本概念：⑴了解模块的基本概念； ⑵掌握描述模的三种方式； ⑶了解测试平台的基本概念； ⑷掌握测试平台的编程和信号的初始化。2.1Verilog模块的基本概念:本节主要介绍模块的基本概念，学习Verilog HDL描述模块的三种方式以及它们的特点。[单选题]下列不属于数据流描述的特征的是（ ） 选项:[使用线网类型的变量
2.2Verilog用于模块的测试:本节介绍测试平台的基本概念，了解测试平台的基本特点，学会编写测试平台对模块进行测试。
, 使用连续赋值语句
, 用于描述组合逻辑电路
, 既可以描述组合逻辑电路又可以描述时序逻辑电路
]
[单选题]在结构化描述中，调用系统内部门的时候，端口的顺序是（ ） 选项:[顺序可以任意
, 输入在前，输出在后
, 只需要填写输入
, 输出在前，输入在后
]
[单选题]条件结构（比如if-else语句）和循环结构（比如for语句）可以用在（ ）选项:[数据流描述
, 其他选项均可以
, 行为描述
, 结构化描述
]
[单选题]下列关于测试平台的说法，正确的是（ ） 选项:[在测试平台必须给出输入输出端口
, 在测试平台中可以不用调用被测模块
, 在测试平台中只能使用initial语句
, 测试平台的作用是给出测试信号的变化从而得到输出以验证电路的功能
]
[单选题]在某测试平台中有如下语句：
initial begin testa=0;
#10 testa=1;
$stop;
end
下列说法错误的是（ ） 选项:[$stop用于结束仿真过程
, initial语句用于变量的初始化
, #50表示延时50个时间单位
, 测试信号testa在上电时值为0，10个时间单位后变为1
]
