第五章测试1.评价Verilog代码的优劣不在于代码段的整洁简短，而在于代码是否能由综合工具流畅合理地转换成速度快和面积小的硬件形式。 （ ）
A:错 B:对
答案:B
2.异步设计非常容易产生毛刺现象和亚稳态。 （ ）
A:错 B:对 3.使用双斜杠进行的注释行以分号结束；使用/* */进行的注释，/*和*/各占用一行，并且顶头。 （ ）
A:错 B:对 4.相同功能的电路采用的代码风格不同，最终综合后的RTL电路结构依然是相同的。 （ ）
A:对 B:错 5.以下信号名中，最具可读性的是（ ）
A:addr_count
B:addr_1
C:addr11
D:add1
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