第二章单元测试
- 下列不属于Verilog HDL算数运算符的是（ ）
- 在verilog语言中，a=4b'1011，那么&a=（ ）
- 5’b10011＞＞2等于（ ）
- {4{a}}等于（ ）
- 下列关于阻塞赋值运算（如b=a;）说法错误的是（ ）
A:=
B:%
C:+
D:-
答案:=
A:4b'1111
B:1b'0
C:1b'1
D:4b'1011
答案:1b'0
A:7’b0010011
B:5’b00100
C:7’b0011100
D:5’b11100
答案:5’b00100
A:{a:a:a:a}
B:{a,a,a,a}
C:{a}
D:{a;a;a;a}
答案:{a,a,a,a}
A:在“always”模块中的reg型信号都采用此赋值方式
B:赋值语句执行完后，块才结束
C:在沿触发的always块中使用时，综合后可能会产生意想不到的结果
D:b的值在赋值语句执行完后立刻就改变的
答案:在“always”模块中的reg型信号都采用此赋值方式
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