山东大学
- 控制器的组成部分（ ）
- 四位并行ALU中有两个特殊的输出端，分别是：G =A3B3+(A3+B3)(A2B2+(A2+B2)(A1B 1+ (A1+B1) A 0B0)) 为 进位产生函数，P=(B3+A3) (B2+A2)( A1+B1 ) (A0+B0)为进位传递函数下列关于P、G的描述中，正确的是（ ）
- 下列关于浮点数和定点数叙述正确的是（ ）
- 符合存储体系构建思想的是( )
- 关于奇偶校验的下列描述中，错误的是（ ）
- 下列可用于评价计算机系统性能的指标是 （ ）
- DMA方式下，关于预处理，下列叙述正确的为（ ）
- 下列关于数据通路的叙述中，正确的是（ ）
- I/O设备和主机信息传送的控制方式有（ ）
- DMA方式是在高速I/O设备和主存储器间进行自动成批数据传送的方式，DMA接口的类型常用的有（ ）。
- 假定主存按字节编址，cache共有64行，采用4路组相联映射方式，主存块大小为32字节，所有编号都从0开始。问主存第3000号单元所在主存块对应的cache组号是( )
- 在DMA方式下，I/O设备与主存之间的数据传送通路是（ ）
- 某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒（ ）次中断请求。
- 某计算机采用大端方式，按字节编址。某指令中操作数的机器数为1234 FF00H，该操作数采用基址寻址方式，形式地址（用补码表示）为FF12H，基址寄存器内容为F000 0000H，则该操作数的LSB（最低有效字节）所在的地址是（ ）
- 在进入DMA工作方式之前，DMA控制器是被当作系统总线上的一个( )。
- 在原码加减交替除法中，符号位单独处理，参加操作的数是（ ）。
- 某计算机主存空间为4 GB，字长为32位，按字节编址，采用32位定长指令字格式。若指令按字边界对齐存放，则程序计数器(PC)和指令寄存器(IR)的位数至少分别是（ ）
- 某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定int和short型长度分别为32位和16位，并且数据按边界对齐存储。某C语言程序段如下：struct { int a; char b; short c; } record;record.a = 273;若record变量的首地址为0xC008，则地址0xC008中内容及record.c的地址分别为（ ）
- 在下述有关不恢复余数除法何时需恢复余数的说法中，正确的是（ ）。
- 指令系统中采用不同寻址方式的目的主要是（ ）。
- 占用CPU时间最少的传送方式是（ ）
- 在下列寻址方式中，（ ）寻址方式需要先计算，再访问主存。
- 在DMA传送过程中，实现总线控制的部件是（ ）
- 某机器的微指令格式中，共有6个控制字段，每个字段可分别激活16、3、8、6、24、4中的控制信号，若采用直接字段编码方式，则微指令的操作控制字段应该取（ ）
- 所谓寻址方式是指确定本条指令操作数的地址或者下一条要执行指令的地址，一般分为（ ）
- 在Cache的替换算法中，最好的体现了局部性原理的是（ ）
- 浮点数的表示范围和精度取决于（ ） 。
- 计算机的存储系统采用分级方式主要是为了（ ）
- 假定按4体交叉编址方式构成256 MB的主存储器，按字节编址，主存每次最多读写32位，并与宽度为32位的存储器总线相连。若double型变量x的主存地址为804001AH，则读取x需要的存储周期数是（ ）
- 总线复用方式可以（ ）。
- 指令寄存器的位数取决于（ ）。
- 在采用“取指、译码/取数、执行、访存、写回”5段流水线的处理器中，执行如下指令序列，其中s0、s1、s2、s3和t2表示寄存器编号。I1: add s2, s1, s0 // R[s2]←R[s1] + R[s0]I2: load s3, 0(t2) // R[s3]←M[R[t2] + 0]I3: add s2, s2, s3 // R[s2]←R[s2] + R[s3]I4: store s2, 0(t2) // M[R[t2] + 0]←R[s2]下列指令对中，不存在数据冒险的是（ ）
- 在单总线结构的CPU中，连接在总线上的多个部件（ ）。
- 假定基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其余为I/O时间。若CPU速度提高50%，I/O速度不变，则运行基准程序A所耗费的时间是（ ）
- 下列关于CaChe的说法中，错误的是（ ）
- 直接、间接、立即三种寻址方式指令的执行速度，由快至慢的排序是（ ）。
- 在微程序控制器中，机器指令与微指令之间的关系是（ ）
- 若缓存的工作速度是主存的5倍，命中率是90%，则采用缓存后，存储器的性能是原来的（ ）
- 冯·诺依曼结构计算机中数据采用二进制编码表示， Ⅰ．二进制的运算规则简单 Ⅱ．制造两个稳态的物理器件较容易Ⅲ．便于用逻辑门电路实现算术运算其主要原因是（ ）
- 在二地址指令中（ ）是正确的。
- 若x = 103，y = -25，则下列表达式采用8位定点补码运算实现时，会发生溢出的是（ ）
- 下列给出的处理器类型中，理想情况下， Ⅰ．单周期CPU Ⅱ．多周期CPUⅢ．基本流水线CPU Ⅳ．超标量流水线CPUCPI为1的是（ ）
- 缓存的地址映射方式中，若主存的任一块都固定的映射到缓存的某一块上，此映射为（ ）
- 下列给出的指令系统特点中，Ⅰ．指令格式规整且长度一致Ⅱ．指令和数据按边界对齐存放Ⅲ．只有Load/Store指令才能对操作数进行存储访问有利于实现指令流水线的是（ ）
- 垂直型微指令的特点是（ ）。
- 在浮点机中，判断补码规格化形式的原则是（ ）。
- 系统总线中地址线的功能，下面说法正确的是（ ）。
- 下列与指令字长无关的是（ ）
- 若某计算机最复杂指令的执行需要完成5个子功能，分别由功能部件A～E实现，各功能部件所需时间分别为80 ps、50 ps、50 ps、70 ps和50 ps，采用流水线方式执行指令，流水段寄存器延时为20 ps，则CPU时钟周期至少为（ ）
- DMA方式用于（ ）之间的数据传送
- 以下关于指令周期的描述，正确的是（ ）
- 某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（ ）
- 交叉编址的存储器实质能（ ）独立的读写操作
- 设有4个模块组成的存储体结构，每个体存储字长为32位，存取周期200ns，假设数据总线宽度32位，总线传送周期为50ns，试求顺序存取和交叉存取的带宽分别为（ ）
- 以下不属于立即数寻址特点的是（ ）
- 存储器中地址号分别为1000#、1001#、1002#、1003的4个连续存储单元，分别保存的字节数据是1A、2B、3C、4D，如果数据字长为32位,存储器采用的是小端对齐模式，则这4个存储单元存储的数据值应被解析为（ ）
- 堆栈寻址方式中，设A为累加器，SP为堆栈指示器，MSP为SP指示的栈顶单元，如果进栈操作的动作顺序是(SP – 1) → SP，(A) → MSP，那么出栈操作的动作顺序应为（ ）。
- 某指令功能为R[r2]←R[r1]+M[R[r0]]，其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件， Ⅰ．通用寄存器组（GPRs） Ⅱ．算术逻辑部件（ALU）Ⅲ．存储器（Memory） Ⅳ．指令译码器（ID）该指令在取数及执行过程中需要用到的是（ ）
- 设相对寻址的转移指令占3个字节，第一个字节是操作码，第二三个字节是相对位移量，用补码表示。每当CPU从存储器取出一个字节时，自动完成PC+1—＞PC, 若当前PC为3000H，指令JMP *L（*是相对寻址特征）要转移到2FF8H，该指令的第二三个字节内容是（ ）
- 在独立请求方式下，若有N个设备，则（ ）。
A:程序计数器
B:指令寄存器
C:控制单元
D:乘商寄存器
答案:程序计数器###指令寄存器###控制单元
A:P的作用是将本片ALU的最低进位输入位传递到本片ALU的最高进位输出端
B:P和G对算术运算和逻辑运算都有意义
C:设计P和G的目的是为了构建位数更长的并行 ALU
D:G的作用是根据参与运算的两个数据产生本片ALU的最高进位输出
答案:P的作用是将本片ALU的最低进位输入位传递到本片ALU的最高进位输出端###设计P和G的目的是为了构建位数更长的并行 ALU###G的作用是根据参与运算的两个数据产生本片ALU的最高进位输出
A:浮点数在数的表示范围、数的精度、溢出处理方面都优于定点数
B:在定点机和浮点机中数的位数相同时，浮点数的表示范围比定点数的范围大得多
C:在溢出的判断方法上，浮点数是对规格化数的阶码进行判断，而定点数是对数值本身进行判断
D:当浮点数为规格化数时，其相对精度远比定点数高
答案:浮点数在数的表示范围、数的精度、溢出处理方面都优于定点数###当浮点数为规格化数时，其相对精度远比定点数高###在定点机和浮点机中数的位数相同时，浮点数的表示范围比定点数的范围大得多###在溢出的判断方法上，浮点数是对规格化数的阶码进行判断，而定点数是对数值本身进行判断
A:编程采用顺序结构
B:编程采用分支结构
C:时间局部性
D:空间局部性
答案:空间局部性_时间局部性_编程采用顺序结构
A:只需要1位校验位
B:可纠正1位错误
C:检测得到的有错结论可靠
D:检测得到的无错结论可靠
答案:可纠正1位错误检测得到的无错结论可靠
A:CPI
B:IPC
C:字长
D:MIPS
答案:MIPS###CPI###IPC###字长
A:通过几条输入输出指令预置传送信息
B:设备地址送入 DAR
C:通知DMA控制逻辑传送方向
D:主存地址送入AR，传送字数送入WC
答案:通知DMA控制逻辑传送方向###主存地址送入AR，传送字数送入WC###通过几条输入输出指令预置传送信息###设备地址送入 DAR
A:数据通路是指令周期内信息传输的路径
B:不同数据路径不能使用相同的功能部件
C:同一指令在执行的不同阶段使用的数据路径不同
D:不同指令执行使用的数据通路可以不同
答案:数据通路是指令周期内信息传输的路径;不同指令执行使用的数据通路可以不同;同一指令在执行的不同阶段使用的数据路径不同;不同数据路径不能使用相同的功能部件
A:通道方式
B:DMA方式
C:程序查询方式
D:程序中断方式
答案:通道方式###程序中断方式###程序查询方式###DMA方式
A:多路型DMA接口
B:选择型DMA接口
C:链式型DMA接口
D:独立型DMA接口
A:5
B:29
C:13
D:1
A:专用数据通路
B:数据总线DB
C:控制总线CB
D:地址总线AB
A:min[1 / X ,1 / Y]
B:max[1 / X ,1 / Y]
C:N /（NX + Y）
D:N /（X + Y）N
A:F000 FF15H
B:EFFF FF15H
C:F000 FF12H
D:EFFF FF12H
A:主处理器
B:主模块
C:I/O接口
D:I/O设备
A:补码。
B:原码
C:绝对值
D:绝对值的补码
A:30、30
B:32、30
C:32、32
D:30、32
A:0x11、0xC00E
B:0x11、0xC00D
C:0x00、0xC00D
D:0x00、0xC00E
A:最后一次余数为正时，要恢复一次余数
B:最后一次余数为0时，要恢复一次余数
C:最后一次余数为负时，要恢复一次余数
D:任何时候都不恢复余数
A:实现程序控制和快速查找存储器地址
B:缩短指令长度，扩大寻址空间，提高编程灵活性
C:降低指令译码难度
D:可以直接访问主存和外存
A:程序查询方式
B:DMA方式
C:程序中断方式
D:其他选项都不对
A:立即
B:变址
C:间接
D:直接
A:DMA控制器
B:I/O设备
C:CPU
D:存储器
A:28
B:22
C:19
D:61
A:数据寻址和间接寻址
B:数据寻址和指令寻址
C:直接寻址和间接寻址
D:指令寻址和间接寻址
A:先进先出算法
B:近期最少访问算法
C:随机算法
D:三种方式都一样
A:阶码的位数和尾数的机器数形式
B:阶码的机器数形式和尾数的机器数形式
C:阶码的机器数形式和尾数的位数
D:阶码的位数和尾数的位数
A:解决容量、速度、价格三者的矛盾
B:方便程序设计人员编程
C:方便硬件更新换代
D:方便计算机硬件扩展
A:3
B:1
C:4
D:2
A:增加总线功能
B:提高CUP利用率。
C:提高总线传输带宽
D:减少总线中信号线数量
A:存储字长。
B:机器字长
C:指令字长
D:存储器的容量
A:I3和I4
B:I2和I3
C:I2和I4
D:I1和I3
A:某一时刻只有一个可以向总线发送数据，并且只有一个可以从总线接收数据
B:可以有多个同时向总线发送数据，但可以有一个同时从总线接收数据。
C:可以有多个同时向总线发送数据，并且可以有多个同时从总线接收数据
D:某一时刻只有一个可以向总线发送数据，但可以有多个同时从总线接收数据
A:70秒
B:65秒
C:60秒
D:55秒
A:CaChe对程序员透明
B:CaChe行大小与主存块大小一致
C:分离CaChe(也称哈佛结构)是指存放指令的CaChe与存放数据CaChe分开设置
D:读操作也要考虑CaChe与主存的一致性问题
A:立即、直接、间接
B:立即、间接、直接
C:直接、立即、间接
D:直接、间接、立即
A:每一条微指令由若干条机器指令组成的程序段来解释执行
B:每一条机器指令由一条微指令来解释执行
C:若干条机器指令组成的程序由一个微程序来执行
D:每一条机器指令由若干条微指令组成的微程序来解释执行
A:1.75
B:5
C:4
D:3.57
A:仅Ⅰ、Ⅲ
B:Ⅰ、Ⅱ和Ⅲ
C:仅Ⅱ、Ⅲ
D:仅Ⅰ、Ⅱ
A:指令的地址码字段存放的一定是操作数地址
B:指令的地址码字段存放的一定是操作数
C:指令的地址码字段存放的一定是操作码
D:运算结果通常存放在其中一个地址码所提供的地址中
A:x – y
B:x + y
C:- x + y
D:- x – y
A:仅Ⅰ、Ⅲ
B:仅Ⅲ、Ⅳ
C:仅Ⅱ、Ⅳ
D:仅Ⅰ、Ⅱ
A:任意映射
B:全相联映射
C:直接映射
D:组相联映射
A:仅Ⅰ、Ⅱ
B:Ⅰ、Ⅱ、Ⅲ
C:仅Ⅱ、Ⅲ
D:仅Ⅰ、Ⅲ
A:采用微指令码
B:微指令格式垂直表示
C:采用微操作码
D:控制信号经过编码产生
A:尾数的第一数位为1，数符任意
B:尾数的符号位与第一数位不同
C:尾数的符号位与第一数位相同
D:阶符与数符不同
A:用于选择进行信息传输的设备
B:用于选择主存单元地址
C:用于指定主存和I/O设备接口电路的地址
D:用于选择外存地址
A:操作数地址码的长度
B:数据总线宽度
C:操作码的长度
D:操作数地址码的个数
A:100 ps
B:80 ps
C:70 ps
D:60 ps
A:CPU与I/O
B:I/O设备与主存
C:CPU与主存
D:I/O设备间
A:CPU执行一条指令的时间
B:CPU取出一条指令的时间
C:CPU取出并执行一条指令的时间
D:CPU保存一条指令的时间
A:40ns
B:80ns
C:20ns
D:50ns
A:串行执行多个
B:并行执行一个
C:并行执行多个
D:串行执行一个
A:3.4 X107 和 1.6X107
B:3.4 X108 和 1.6X108
C:1.6 X107 和 3.4X107
D:1.6X108 和 3.4 X108
A:该类型指令执行时不需要访问内存
B:操作数范围受指令字长限制
C:指令中的形式地址是操作数的实际地址
D:取指令的同时就取回了操作数
A:1A2B2C3D
B:4D3C2B1A
C:A1B2C3D4
D:D4C3B2A1
A:(MSP) → A，(SP) + 1 → SP
B:(SP) – 1 → SP，(MSP) → A
C:都不正确 D:(SP) + l → SP，(MSP) → A
A:仅Ⅰ、Ⅱ
B:仅Ⅰ、Ⅲ、Ⅳ
C:仅Ⅰ、Ⅱ、Ⅲ
D:仅Ⅱ、Ⅲ、Ⅳ
A:FFF5H
B:FFF7H
C:FFF6H
D:FFF8H
A:有N个总线请求信号和一个总线响应信号
B:有N个总线请求信号和N个总线响应信号
C:有一个总线请求信号和N个总线响应信号
D:有一个总线请求信号和一个总线响应信号
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