第四章单元测试
- 逻辑函数
，当A、C的取值为（ ）的时候存在竞争-冒险现象。 - 下面列出的选项中，（ ）不是消除竞争-冒险的方法。
- 下面列出的选项中，（ ）不能作为端口数据流向定义的关键字。
- 在Verilog HDL程序中，信号的高阻状态用（ ）表示。
- 组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。 （ ）
- 组合逻辑电路一定不包含记忆元件，在结构上也不存在从输出到输入的反馈通路。（ ）
- 在Verilog HDL程序中，标识符是不区分大小写的。 （ ）
- 组合逻辑电路任意时刻的输出仅与当前的输入有关，而与电路前一时刻的输出状态无关。（ ）
- Verilog HDL程序中，如果有定义为reg类型的变量，则一定会综合出时序逻辑电路。（ ）
- 在Verilog HDL程序中，使用元件例化语句对模块进行描述时，如果采用端口名关联法，端口的书写顺序不能随意更改。（ ）
A:10 B:01 C:00 D:11
答案:00
A:引入选通脉冲 B:接入滤波电容 C:修改逻辑设计 D:进行时序仿真
A:double B:input C:inout D:output
A:‘H’ B:‘Z’ C:‘—’ D:‘X’
A:错 B:对
A:对 B:错
A:对 B:错
A:错 B:对
A:对 B:错
A:对 B:错
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