第六章单元测试
- 从电路结构上来看，时序逻辑电路中一定含有（ ）。
- 如果构成时序逻辑电路的所有触发器都受同一个时钟的控制，则该电路是（ ）时序逻辑电路。
- 触发器处于正常的稳定状态时，Q和
的状态应该（ ）。 - 下面列出的不同电路结构的触发器中，（ ）触发器抗干扰能力最强。
- 采用Verilog HDL描述一个由时钟信号CLK上升沿触发的触发器时，过程语句应该是： always @（ ）。
- 对于JK触发器，当时钟有效时，J、K的取值为（ ）时触发器的状态会发生翻转。
- 各种逻辑功能的触发器中，只有（ ）触发器有约束条件。
- 如果一个时序逻辑电路有24个有效状态，则设计电路时最少需要（ ）个触发器。
- 时钟有效情况下，如果T触发器的输入端等于0，则触发器的状态会发生翻转。（ ）
- 写时序逻辑电路的输出方程时，触发器的次态一定不会出现在方程中。（ ）
A:触发器 B:译码器 C:编码器 D:加法器
答案:触发器
A:米里型 B:摩尔型 C:同步 D:异步
A:相同 B:相反 C:都等于0 D:都等于1
A:同步 B:电平 C:主从 D:边沿
A:negedge CP B:posedge CP C:negedge CLK D:posedge CLK
A:0，1 B:1，1 C:0，0 D:1，0
A:JK B:T C:D D:RS
A:6 B:4 C:12 D:5
A:错 B:对
A:错 B:对
温馨提示支付 ￥3.00 元后可查看付费内容,请先翻页预览!
