可编程逻辑器件及应用答案2023

第十一章测试

1.关于电路的逻辑综合，下列说法错误的是（ ）
A:编写Verilog HDL代码的时候，要注意培养可综合风格的代码编写方式
B:综合可以验证电路的功能是否正确
C:编写Verilog HDL代码的时候，要保证采用的语句的可综合性
D:在综合前后，要进行仿真

答案:B
2.在编写高效的Verilog HDL程序的过程中，需要考虑提高资源利用率减少功率（即面积优化），以及提高运行速度（即速度优化）。下列属于面积优化的是（ ）
A:设计同步电路
B:流水线设计 C:设计并行电路 D:资源共享
3.某Verilog HDL的程序部分如下：
always @(a or b or c)
if(a==b) d=c;
else if(a&~b) d=~c;
该程序经过综合生成电路，下列说法不正确的是（ ）
A:为了避免锁存器的产生，需要定义条件语句的所有可能的选项
B:if-else语句经过综合之后一般生成二选一的多路选择器
C:该部分语句经过综合将产生锁存器
D:该部分语句经过综合生成的电路是纯组合逻辑电路
4.在Verilog HDL中，有些语句可综合，有些语句不可综合，下列属于可综合语句的是（ ）
A:没有书写default选项的case语句
B:延时描述语句，比如#50
C:初始化语句initial
D:循环次数不确定的循环语句
5.对行为描述always语句块的说法中，正确的是（ ）
A:边沿触发的方式用来描述时序逻辑电路，将生成锁存器结构
B:边沿触发方式中，对同一个时钟，可以同时混合使用其上升沿和下降沿
C:利用电平触发的方式可以描述组合逻辑电路，且建议采用阻塞性过程赋值
D:可以在两个或两个以上的always语句块中对同一个变量赋值