第十章单元测试
- 触发器在时钟脉冲的高电平或低电平期间接收输入信号，这种接收信号的方式称为电平触发。（ ）
- 对于JK触发器，若J=K，则可完成T触发器的逻辑功能。（ ）
- 假设JK触发器的现态Qn=0，要求Qn+1=0，则应使（ ）。
- 时序逻辑电路与组合逻辑电路的主要区别是（ ）。
- 触发器按其工作状态是否稳定可分为（ ）。
- 同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者（ ）。
已知某计数器的输出为Q2Q1Q0，其时序波形如图所示，则该计数器是一个（ ）进制加法计数器的波形图。
逻辑电路如图所示，A =“1”时，CP脉冲来到后D触发器（ ）。
- 下列触发器中没有约束条件的是（ ）。
由74LS161构成的计数器如图所示，可以判知该逻辑电路为（ ）计数器。
A:对 B:错
答案:对
A:对 B:错
A:J=K =1
B:J=1，K=×
C:J=0，K=1
D:J=0，K=×
A:时序电路没有记忆功能，组合电路有记忆功能
B:时序电路只能计数，而组合电路只能寄存
C:时序电路具有记忆功能，组合电路则没有记忆功能
D:不确定
A:双稳态触发器，单稳态触发器，无稳态触发器
B:多谐振荡器器，单稳态触发器
C:RS触发器，JK触发器，D触发器，T触发器
D:主从型触发器，维持阻塞型触发器
A:没有触发器
B:输出只与内部状态有关
C:没有稳定状态
D:没有统一的时钟脉冲控制
A:8
B:5
C:6
D:9
A:计数
B:置“0”
C:保持
D:置“1”
A:钟控RS触发器
B:边沿D触发器
C:基本RS触发器
D:主从RS触发器
A:14进制
B:13进制
C:12进制
D:11进制
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