第六章单元测试
若W2、L已经定义，并且N2BIT、 ARRAY_N2BIT、P的有关定义如下： SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W2-1 DOWNTO 0); TYPE ARRAY_N2BIT IS ARRAY (0 TO L-1) OF N2BIT; SIGNAL P: ARRAY_N2BIT; 则信号P综合成硬件后相当于一个存储器/寄存器组，该存储器/寄存器组具有L个存储/寄存单元，每个单元具有W2位数据。
动态扫描显示的原理是：通过一个扫描控制电路，对需要显示的结果进行逐个扫描，使显示数码管逐个进行显示，但要求显示数码管的扫描频率必须大于24HZ以上。
7段LED数码管显示器可分为共阳极、共阴极型两种，其中共阳极型数码管是指数码管的7个发光二极管的阴极连接在一起，并且均接GND,而数码管的驱动端a-g必须是高电平有效。
通用EDA实验开发系统，我们可看成多种单一EDA实验开发板经过优化叠加而成的EDA实验开发系统，因此其使用一般更加灵活，并且使用时需要设置一个确定的控制信号。
数字秒表的设计，本质上就是一个多个计数器级联而成的计数器的设计，只不过最低位计数器的输入时钟信号需要根据最小计时单位确定其基准频率。
在微控制器/微处理器中，有一个称为计数器/定时器的基本功能组件。为什么同一个功能组件，即可以是计数器，又可以是定时器呢？这是因为定时器本质上就是个计数器，只不过定时结果是对应定时计数器的结果乘以计数器的时钟周期。
在程序的调试和仿真中，由于程序中有关参数的原因，要观察有关输出的变化，需要运行较长的时间，或在一个给定的时间内，可能看不到有关输出的变化。这时我们可采取调整有关参数的方法进行仿真，待仿真证明程序正确后再复原到原程序。
数字频率计的设计，本质上就是一个特定计数器的设计，这是因为：频率测量的基本原理就是计算每秒钟内待测信号的脉冲个数，而脉冲的个数可通过计数被测信号上升沿的次数而得到。
分频电路本质上是计数器的变种，其计数值由分频常数N=fout/fin决定，其输出不是一般计数器的计数结果，而是根据分频常数对分频输出信号的高、低电平进行控制的。
如果分频信号对占空比有要求，并且假定N为分频常数，NH为输出高电平的控制常数，则分频器可按如下方法设计：控制信号的产生：输入信号的每个上升沿到来时，进行加1操作，一直计数到N-1为止。输出的控制：根据控制信号的产生结果，当控制信号小于(N-NH)时输出高电平,否则输出低电平。
若P(I)是一个已经定义的、具有L个单元、每个单元具有W2位标准逻辑位数据的二维数组类型的信号，则VHDL程序中的P(I)(W2-1)的含义是（ ）
若某进程PROCESS是一个无敏感信号列表的进程，进程中的启动条件语句是：WAIT UNTIL CLK='1'，则该进程的启动条件是（ ）
如果X(n)表示输入端口X在参考时刻n时的输入数据，则X(n+2)表示的含义是（ ）
A:错 B:对
答案:对
A:对 B:错
A:错 B:对
A:错 B:对
A:错 B:对
A:错 B:对
A:错 B:对
A:错 B:对
A:对 B:错
A:对 B:错
A:表示第I个乘积P(I)的最左边位，也就是P(I)的符号位 B:表示P(I)与(W2-1)的乘积 C:表示P(I)与(W2-1)的和
A:当 CLK='1'时，WAIT语句结束挂起，启动进程的执行 B:当 CLK＞'1'时，WAIT语句结束挂起，启动进程的执行 C:当 CLK上升沿来到时，WAIT语句结束挂起，启动进程的执行
A:输入端口X在参考时刻n后2个周期时的输入数据 B:输入端口X在参考时刻n前2个周期时的输入数据 C:输入端口X在参考时刻n+2后2个周期时的输入数据
