第四章单元测试
- 已知a=1’b1，b=3’b001，那么{a,b}=（ ）
- 已知a=4’b11001，b=4’bx110，则下列计算正确的是（ ）
- 已知a=4’b1001，则执行下面的语句之后：
reg [5:0] f;
f=a＜＜2;
变量f的值为（ ） - 已知变量a、b和c的位宽均为4，且a、b的初始值分别为4’b1001和4’b1010，程序中有如下语句：
always @(a or b)
begin b＜=a;
c＜=b;
end
则在上电执行后，变量c的值为（ ） - 关于阻塞性过程赋值和非阻塞性过程赋值，下列说法正确的是（ ）
A:4’b1001
B:4’b0011
C:3’b001
D:3’b101
答案:4’b1001
A:a&&b=1’b1
B:a&&b=1’bx
C:a&b=4’bxxxx
D:a&b=4’b0
A:6’b100111
B:6’b000111
C:6’b100100
D:6’b000100
A:4’bxxxx
B:4’b1001
C:4’b1010
D:4’b10xx
A:阻塞性过程赋值采用“＜=”符号，非阻塞性过程赋值采用“=”符号
B:描述时序逻辑电路时，建议采用阻塞性过程赋值
C:在Verilog HDL语句块内部，非阻塞性过程赋值的语句是并行执行的
D:描述组合逻辑电路时，建议采用非阻塞性过程赋值
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