第五章单元测试
- 已知a=4’bx010，则执行下面语句后，
if(a＞2) out=1;
else out=0;
out的值为（ ） - 在下面的语句中，
always @(a or b)
if(a＞b) q＜=1;
信号q经过综合后会形成（ ） - 某Verilog HDL的程序部分如下：
reg [7:0] areg;
always @(in) begin num=0;
for(areg=in;areg;areg=areg＞＞1)
if(areg[0]==1) num=num+1;
end
若输入in=8’b10110011，则程序结束后，num的值为（ ） - 仿真时执行下面的初始化语句：
initial forever #30 clk=~clk;
执行完成后，得到的clk信号为（ ） - 某条件语句如下，已知变量count的值为4’b0011：
if(count＜5) out=1;
else if(count＜7) out=2;
else out=3;
则执行条件语句后输出out的值为（ ）
A:无法确定
B:x
C:0
D:1
答案:0
A:门电路
B:锁存器
C:触发器
D:连线资源
A:5
B:4
C:3
D:2
A:一直为0
B:周期为30的方波
C:一直为x
D:周期为60的方波
A:3
B:2
C:x
D:1
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