第九章单元测试
- 关于时序逻辑电路的描述，下列说法正确的是（ ）
- 下列表示采用时钟上升沿触发且低电平异步复位的代码描述是（ ）
- 某Verilog HDL的分频器程序部分如下：
reg [3:0] count;
always @(posedge clk or negedge rst)
if(!rst) count＜=0;
else if(count==9) count＜=0;
else count＜=count+1;
assign newclk=count[3];
若系统时钟clk的频率为50MHz，则分频后的时钟newclk的频率为（ ） - 某Verilog HDL的计数器程序部分如下：
reg ____ count;
always @(posedge clk or negedge rst)
if(!rst) count＜=0;
else if(count==_____) count＜=0;
else count＜=count+1;
为了完成模24（从0数到23）的计数，上面程序的空格处应该填（ ） - 某Verilog HDL的程序部分如下：
reg [3:0] shift;
always @(posedge clk or negedge rst)
if(!rst) shift＜=4’d8;
else shift＜={shift[2:0],shift[3]};
复位之后，shift的初始值为4’d8，然后经过三次移位操作，shift的值为（ ）
A:时序逻辑电路中的触发器若没有初始化，则其值为不定值
B:描述时序逻辑电路的功能时，既可以采用initial语句，也可以采用always语句
C:时序逻辑电路的描述中，赋值语句一定要采用非阻塞性过程赋值
D:对于时序逻辑电路的描述，电平触发和边沿触发的效果一样
答案:时序逻辑电路中的触发器若没有初始化，则其值为不定值
A:always @(posedge clk or posedge rst)
if(rst) out＜=0;
B:always @(posedge clk or negedge rst)
if(!rst) out＜=0;
C:always @(posedge clk or negedge rst)
if(rst) out＜=0;
D:always @(posedge clk or rst)
if(!rst) out＜=0;
A:12.5MHz
B:25MHz
C:6.25MHz
D:3.125MHz
A:[5:0]和6’b24
B:[4:0]和5’b11000
C:[4:0]和5’b10111
D:[4:0]和5’b23
A:4’d8
B:4’d4
C:4’d2
D:4’d1
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