第三章单元测试
- 动态RAM刷新方式不包括（ ）
- 某SRAM芯片，其容量为8Kⅹ8位，其地址线和数据线的条数分别为（ ）
- 动态存储器DRAM主要通过（ ）来存储信息？
- 设有4个模块组成的存储体结构，每个体存储字长为16位，存取周期250ns，假设数据总线宽度16位，总线传送周期为50ns，试求顺序存取和交叉存取的带宽分别为（ ）
- 按配偶原则配置1100111的汉明码为（ ）
- 已经接收到的海明码为0100111（按配奇原则配置），欲传送的有效信息为（ ）
- 设机器字长32位，存储容量16MB，若按字编址，其寻址范围为（ ）
- 假设CPU执行某段程序，访问Cache命中1000次，访问主存20次，Cache的存取周期20ns，主存的存取周期100ns，则cache-主存的命中率、效率、平均访问时间为（ ）
- 假设cache容量为16kB，每个字块为32个字，每个字32位，则（ ）
- 若缓存的工作速度是主存的4倍，命中率是95%，则采用缓存后，存储器的性能是原来的（ ）
- 在主存和CPU之间增加Cache的目的是（ ）。
- 计算机的存储器采用分级存储体系的目的是（ ）。
- 在按字节编址、采用小端方式的32位计算机中，按边界对齐方式为以下C语言结构型变量a分配存储空间。
struct record {
short x1;
int x2;
} a;
若a的首地址为2020 FE00H，a的成员变量x2的机器数为1234 0000H，则其中34H所在存储单元的地址是（ ） - 某32位计算机按字节编址，采用小端（Little Endian）方式。若语句“int i = 0;”对应指令的机器代码为“C7 45 FC 00 00 00 00”，则语句“int i = - 100;”对应指令的机器代码是（ ）
下列有关RAM和ROM的叙述中，
I．RAM是易失性存储器，ROM是非易失性存储器
II．RAM和ROM都采用随机存取方式进行信息访问
III．RAM和ROM都可用作Cache
IV．RAM和ROM都需要进行刷新
正确的是（ ）- 下列存储器中，在工作期间需要周期性刷新的是（ ）
- 某计算机主存容量为64 KB，其中ROM区为4 KB，其余为RAM区，按字节编址。现要用2 K×8位的ROM芯片和4 K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是（ ）
- 假定用若干个2 K×4位的芯片组成一个8 K×8位的存储器，则地址0B1FH所在芯片的最小地址是（ ）
- 某计算机存储器按字节编址，主存地址空间大小为64 MB，现用4M × 8位的RAM芯片组成32 MB的主存储器，则存储器地址寄存器MAR的位数至少是（ ）
- 某计算机使用4体交叉编址存储器，假定在存储器总线上出现的主存地址（十进制）序列为8005,8006,8007,8008,8001,8002,8003,8004,8000，则可能发生访存冲突的地址对是（ ）
- 某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是（ ）
- 采用指令Cache与数据Cache分离的主要目的是（ ）
- 关于CPU与主存之间的缓存，正确的是（ ）
- 多体并行存储体系的编址方式为（ ）
- 以下（ ）措施可以提高访存速度。
A:集中刷新
B:异步刷新
C:静态刷新
D:分散刷新
答案:静态刷新
A:地址线13根，数据线8根
B:地址线8根，数据线8根
C:地址线8根，数据线13根
D:地址线13根，数据线13根
A:触发器
B:寄存器
C:电容
D:磁介质
A:6.4 X108 和 1.6X108
B:1.6 X108 和 6.4X107
C:6.4 X107 和 1.6X108
D:6.4 X107 和 1.6X107
A:11101001101
B:01111001111
C:11101000111
D:10101000111
A:0101
B:0111
C:0011
D:0100
A:16M
B:2M
C:8M
D:4M
A:0.9804 92.73% 21.568
B:0.9804 92.73% 21.600
C:0.9800 92.59% 21.600
D:0.9800 92.73% 21.568
A:此Cache共128字块
B:此Cache地址为16位
C:此Cache共512字块
D:此Cache地址为10位
A:4
B:3.48
C:3
D:1.75
A:解决CPU和主存之间的速度匹配
B:代替CPU中的寄存器工作
C:扩大主存的容量
D:增加CPU中通用寄存器的数量
A:解决存储容量、价格与存取速度间的矛盾
B:减小机箱的体积
C:便于系统升级
D:便于读写数据
A:2020 FE05H
B:2020 FE03H
C:2020 FE06H
D:2020 FE04H
A:C7 45 FC FF FF FF 9C
B:C7 45 FC 9C FF FF FF
C:C7 45 FC C9 FF FF FF
D:C7 45 FC FF FF FF C9
A:仅I和II
B:II和IV
C:仅I D:仅II E:仅II和III
F:III和IV
A:ROM
B:FLASH
C:DRAM
D:SRAM
A:1、15
B:2、30
C:2、15
D:1、30
A:0600H
B:0000H
C:0800H
D:0700H
A:22位
B:23位
C:25位
D:26位
A:8002和8007
B:8004和8008
C:8001和8008
D:8000和8004
A:2
B:4
C:0
D:6
A:减少指令流水线资源冲突
B:降低Cache的缺失损失
C:提高Cache的命中率
D:降低CPU平均访存时间
A:依据程序访问的局部性原理设计
B:增加主存的容量
C:能缓解CPU和主存间的速度差异
D:能避免CPU与I/O设备争抢主存
A:低位交叉编址
B:高位交叉编址
C:独立编址
D:交替交叉编址
A:调整主存结构
B:采用并行进位链
C:采用高速器件
D:采用层次结构 主存—Cache
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